FET（Field Effect Transistor）は3端子の半導体デバイスであります。 その動作は、制御された入力電圧に基づく。 外観上、JFET とバイポーラトランジスタは非常によく似ています。 しかし、BJTは電流制御デバイスであり、JFETは入力電圧で制御される。

• 電界効果トランジスタ（JFET）
• 金属酸化膜半導体FET（IGFET）

接合型電界効果トランジスタ

電界効果トランジスタは多数キャリア（電子またはホール）のみの流れによって機能するデバイスであるため、その機能には2つのタイプがある。 基本的に、JFET は N 型または P 型のシリコン・バーの側面に PN 接合を形成したものです。 ゲート – 拡散または合金化技術により、N型バーの両面に高濃度のドーピングを施し、PN接合を形成します。 これらのドープ領域をゲート (G) と呼びます。

フィールド半導体デバイスで一般的に使用されている JFET には 2 種類があります。

N-Channel JFET

P型基板上にN型材料の薄層を形成したもので、N-Channel JFETとP-Channel JFETがある。 下図はNチャンネルJFETの結晶構造と回路図記号である。 NチャネルJFETは、P型基板上にNチャネルを形成し、その上にゲートを形成している。 チャネルとゲートの端にはリード線が取り付けられており、基板には何も接続されていない。 ソース端子とドレイン端子からは同じ量の電流が流れる。 チャネル電流の量は、VDDの値とチャネルの内部抵抗によって決まります。

JFETのソース・ドレイン抵抗の典型的な値は、数百Ωとかなり大きいです。 ゲートが開いているときでも、チャネル内で全電流が導通することは明らかである。 JFETのチャネルを通過する電流キャリアの流れは、IDのバイアス電圧の大きさによって決まる。

Pch JFET

N型基板上にP型材料を薄く形成したもので、ゲート電圧をわずかに変化させることにより、完全導通状態と遮断状態の間で制御することができる。 下図はNチャンネルJFETの結晶構造と模式的な記号である。 N型材料でできたPチャネル上にゲートが形成されている。 チャネルとゲートの端には、リード線が取り付けられています。 その他の構造はNチャンネルJFETと同様である。

一般的な動作では、ゲート端子はソース端子に対してプラスにするのが一般的である。 P-N接合空乏層の大きさは、逆バイアスのゲート電圧の値の変動に依存します。

JFETの出力特性

JFETの出力特性は、下図のようにゲート・ソース電圧（VGS）一定でドレイン電流（ID）とドレイン・ソース電圧（VDS）で描画される。

最初はドレイン電流（ID）はドレインソース電圧（VDS）に対して急激に上昇しますが、ピンチオフ電圧（VP）と呼ばれる電圧で急激に一定になります。 ピンチオフ電圧以上では、チャネル幅が非常に狭くなり、ごくわずかなドレイン電流しか流せなくなる。 そのため、ピンチオフ電圧以上ではドレイン電流（ID）は一定になります。

JFETのパラメータ

JFETの主なパラメータは、-

• 交流ドレイン抵抗（Rd）
• トランスコンダクタンス
• 増幅器（Amp ファクター

AC ドレイン抵抗 (Rd) – ゲート-ドレイン間が一定の場合、ドレイン電流の変化量 (ΔID) に対するドレインソース電圧の変化量 (ΔVDS) の比率を表します。ソース電圧 VGS一定で、

Rd = (ΔVDS)/(ΔID)

Transconductance (gfs) – ドレイン-ソース間電圧一定時のゲートソース電圧（ΔVGS）変化に対するドレイン電流（ΔID）変化の割合で表わされます。 VDS一定で、

gfs = (ΔID)/(ΔVGS) で表されます。